Processore RISC dual core con hardware configurabile tramite VERILOG

Questo libro propone la progettazione e l'architettura di un processore dual-core in pipeline dinamicamente scalabile. La metodologia di progettazione consiste nella fusione dei due processori, in cui due core indipendenti possono trasformarsi dinamicamente in un'unità di elaborazione più grande, oppure possono essere utilizzati come elementi di elaborazione distinti per ottenere elevate prestazioni sequenziali e parallele. Il processore offre due modalità di esecuzione. La modalità 1 è una modalità multiprogrammazione per l'esecuzione di flussi di istruzioni con larghezza di dati inferiore, ovvero ogni core può eseguire operazioni a 16 bit individualmente. In questa modalità le prestazioni sono migliorate grazie all'esecuzione parallela delle istruzioni in entrambi i core, a scapito dell'area. Nella modalità 2, entrambi i core di elaborazione sono accoppiati e si comportano come un'unica unità di elaborazione con larghezza di dati elevata, ovvero possono eseguire operazioni a 32 bit. Per realizzare questa modalità è necessaria una comunicazione aggiuntiva tra i core. La modalità può cambiare dinamicamente; pertanto, questo processore può fornire multifunzionalità con un unico design. La progettazione e la verifica del processore sono state eseguite con successo utilizzando Verilog sulla piattaforma Xilinx 14.1. Il processore è stato verificato sia in simulazione che in sintesi con l'aiuto di programmi di test.